Vivado 加入ILA后Error问题之[DRC LUTLP |
您所在的位置：网站首页 › 叠加英文名 › Vivado 加入ILA后Error问题之[DRC LUTLP |
Vivado 加入ILA后Error问题之[DRC LUTLP
|
此篇是我在学习中做的归纳与总结，其中如果存在版权或知识错误或问题请直接联系我，欢迎留言。 PS:本着知识共享的原则，此篇博客可以转载，但请标明出处！ 目录 1、问题描述 2、原因分析： 3、问题解决： 1、问题描述我在工程Debug时，为了抓取信号值来观测时序时，加入了ILA，然后生成BitStream时遇到Vivado Error问题警告如下所示：
具体报错内容如下所示： [DRC LUTLP-1] Combinatorial Loop Alert: 2 LUT cells form a combinatorial loop. This can create a race condition. Timing analysis may not be accurate. The preferred resolution is to modify the design to remove combinatorial logic loops. If the loop is known and understood, this DRC can be bypassed by acknowledging the condition and setting the following XDC constraint on any one of the nets in the loop: 'set_property ALLOW_COMBINATORIAL_LOOPS TRUE [get_nets ]'. One net in the loop is u_DdrRdData/NxtRdState[0]. Please evaluate your design. The cells in the loop are: u_DdrRdData/NxtRdState_inferred_i_3, and u_DdrRdData/NxtRdState_inferred_i_8. 2、原因分析：如下图所示代码段，组合循环是组合逻辑，它在没有寄存器的情况下反馈给自身。 最简单的例子是一个反相器，它的输出反馈到输入，从而产生一个振荡器。
因此对于状态机的组合逻辑信号NxtRdState不能用于ILA抓取！！！ 同时，该错误可以在Vivado工具的Warning信息中有所提示：
在ug901中对于此警告有以下说明：
不要使用ILA抓取状态机组合逻辑中赋值的信号值！！！ |
【本文地址】
公司简介
联系我们
今日新闻 |
点击排行 |
|
推荐新闻 |
图片新闻 |
|
专题文章 |