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Qt5SerialPort打开串口失败

2024-06-14 05:33| 来源: 网络整理| 查看: 265

FPGA控制ADS1256的ADC采集(二)

Pack to forced the dog: 懂了懂了 感谢大佬

Verilog的@简述

是溪竹呀: 并行的

Verilog的@简述

ownclover: 请问一下,如果是多个,比如 @(negedge sign_1);@(negedge sign_2); 这种情况下,这两个是并行还是有前后关系的?

FPGA控制ADS1256的ADC采集(二)

是溪竹呀: 这个问题你看代码curr_data那块,不同的状态下配置的寄存器的值是不同的,例如初始化状态、读配置状态等等,不知你说的每一次计数值为0时会赋值对应指令,每一个状态内不同的计数值也会有不同的指令,你看这里以初始化状态为例,ads1256_init_state这个状态下根据不同计数值给curr_data赋值不同指令的情况有6钟,其他状态也是一样的道理

FPGA控制ADS1256的ADC采集(二)

是溪竹呀: 第一点,你的理解是正确的,初始化过程我用了6个指令,所以计数值就是16*6+4+1+1-1=101,而每一次读取结果寄存器的时候只需要读取四个即可,16*4+4+1+1-1=69,这里四个是连着下一次ADC采集的配置一起了,这边会配置下一次采集的通道以及一些基础设置。第二点,计数的值我没记错的话是根据不同状态下,所需要的指令个数以及读取周期来决定的,预先给定的,比方说上面的初始化状态,我们就是6个指令那么这里的97就是固定的,其他状态是同理的



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