数字asic流程实验（EX）VCS+Verdi前仿真&后仿真

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数字asic流程实验（EX）VCS+Verdi前仿真&后仿真 1. 前言

写数字asic流程实验系列博客已经过去一年多了，现在也算结束了纯小白的状态，稍微有了一些数字前端开发经验。在老的系列教程里面用的前仿后仿工具还是modelsim，实际上业界主流工具还是功能更强大的VCS和Verdi。两个也都是synopsys家的工具，VCS是编译器，Verdi是波形查看工具。为什么主流会是这两个工具我就不去复读了，网上有很多解释，而且确实功能强大，谁用过谁知道。我自己切换到VCS+Verdi上做完两次数字设计了，这里share一下一些开发经验。

2. 前仿真

还是使用cic_filter的那个case。先来一个小插曲，那份代码最后梳状器的部分的逻辑有点问题，存在竞争冒险，后仿真出来的波形有毛刺就是因为这个原因。如果直接用原来的代码的话虽然modelsim里面能把波形仿出来，VCS里面却是不行的，所以我插了一级寄存器来处理，修改后的代码为：

module cic_filter( input clk, input rst_n, input in, output [18:0] out ); reg [18:0]out_reg; wire clk_div; reg [18:0]sum1,sum2,sum3; wire [18:0]sum1_nxt,sum2_nxt,sum3_nxt; assign sum1_nxt = sum1 + in; assign sum2_nxt = sum2 + sum1; assign sum3_nxt = sum3 + sum2; always @(posedge clk or negedge rst_n) begin if (rst_n == 0) begin sum1

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