数字电子技术基础

       讲道理这个期末大作业我自认为我完成的不太好，毕竟其中的某个开关的原理还没有搞太清楚。这篇文章发出来大家随便看看就好了，我也是到网上参考了很多资料才开始做的，不完全是个人的成果。我突发奇想发文章也就是拿出来分享一下，给以后要上数电这门课的同学一些参考。如果有什么建议或意见欢迎各位读者提出。

       这个电路偶尔仿真的时候会出BUG——小时位从1开始，不太清楚是电路错误还是软件问题。如果有知道什么原因的同学欢迎评论区或者私信提出问题。

本人仿真用的软件是NI MULTISIM 14.1。

数字电子时钟设计报告

1. 设计任务

设计一个能显示时间的电子钟，要求实现下面功能：

①  能够同时显示分钟、小时、星期的信息；

②  可以手动校正星期和小时。

2. 设计方案

2.1设计思路

组装三组计时器，分别是六十进制（分钟）、二十四进制（小时）、七进制（星期）。将三组计数器串行（或并行）按分钟、小时、星期顺序连接。分为六部分，如图1所示。

2.2设计方案

基于74LS160芯片，分别设计一个六十进制、二十四进制及七进制的计数器，构成分钟、小时及星期时钟电路。将时钟脉冲信号接入分钟电路，当分钟位计数至60时，分钟电路清零且向小时电路进位；当小时位计数至24时，两电路同时清零，且向星期电路进位；当星期位计数至8，三组电路同时清零。

由于一些不可抗因素干扰时钟脉冲信号输出的频率会有偏差，导致时间不准确，故加入校准电路，通过人为按键来修改小时和星期位的脉冲

，以此来进行校准工作。

3. 设计实现

3.1电子时钟电路设计

74LS160具有十进制脉冲计数的功能，本设计采用74LS160N为主要元件设计数字电子钟电路，其引脚及逻辑功能如图2和表1所示。

先设计分钟（六十进制）时钟电路。先考虑个位，CLK接脉冲信号，ENP、LOAD、ENT及CLR引脚接入高电平，逐步计录脉冲个数。十位数则需要考虑个位的进位，将个位的RCO（进位）接入十位的ENP、ENT，十位的CLR、LOAD接高电平，则组成一百进制的计数器。将输出端依次连接数码管。

下一步需要修改使其为六十进制。找到计数到59时的输出为1的引脚及十位上的QC、QA，个位上的QD、QA，将这四个信号接与非，连接十位、各位上的LOAD管脚，以完成到60时同时清零的功能。如图3所示。

二十四进制计数器与六十进制计数器类似，将六十进制与非的信号端修改为十位上的QB，和个位上的QB、QA。如图4所示。

最后做出代表星期位的七进制计数器。将小时位上的CLK信号改接到分钟位的与非后的信号，同理也将星期位的CLK接到小时位的与非后的信号，来达到进位的作用。最终成品如图5所示。

3.2 小时、星期手动校准功能设计

    3.2.1小时位校准

设计手动校准功能，实际就是通过触发按键，给CLK传递一个上升（0→1）信号，使计数器加一。设计进位端信号X（即上一级的与非后信号）与校准信号Y（通过按键改变的信号）间的关系真值表如表2 。

根据真值表，三信号间的关系：Z=XY’+X’Y。

据关系式得到：将X和Y通过非门后的Y’信号和与门相连，X’Y同理。之后将通过与门后的两信号通过或门相连，接入CLK（Y信号是通过按键控制与高电平、低电平连接）。

在星期的进位端信号X上增加的开关S3，是为了防止在调节小时位时进位影响星期的数值。在调节小时位时，可以把S3的ENP侧的开关关闭，以达到保持星期的输出。

3.2.2星期位校准

星期位需从星期一开始，即需要初始置数1。则将星期位的CLK接接于双门弹簧开关时（图6中为开关S1）可以达到此初始置1功能。该开关常驻一端接入小时位与非后的信号，另一端接地，实现按下按键弹起后信号由0→1的转变使进位。

3.3 总线设计

    将LED显示屏分别和与之对应的芯片输出端相连接，将指令信号的输入端也与总线相连，与原来的电路功能相同。

最终完成电路见图6（左边为小时，中间是分钟，右边为星期） 。

4. 设计验证

用图6的最终电路进行仿真测试，可达到设计任务要求（所附文件为实验电路图）。

设计过程中对于校正小时位时，不使星期进位有几种设计方案，当时的核心思想是通过关闭星期位的CLK信号以防止进位，最后均失败。后来仔细研究74LS160芯片的逻辑功能，发现使其ENP端接0信号即可保持原有输出，故作修改得到最终电路图。

5. 设计总结

此次设计基本完成了设计要求，但还是有可以改进的地方：如校正时间上不仅可以增加时间，还可以减少时间以达到校正的目的。

此次设计电路之后，我发现在设计遇到困难时应该充分思考芯片本身的功能叠加是否可以达到设计目的。在设计前应理解芯片所含有功能，可以使设计电路时更有效率。